پایان نامه بررسی و طراحی مدارهای منطقی VLSI توان پایین

پایان نامه بررسی و طراحی مدارهای منطقی VLSI  توان پایین

چکیده 

در سال های اخیر با پیشرفت تکنولوژی و کوچک شدن ابعاد وسایل الکترونیکی و گسترش مخابرات سیار در جهان، طراحان مدارهای مجتمع بیشتر از قبل به دنبال راه هائی جهت کاهش توان مصرفی و افزایش سرعت عملکرد مدارها بوده و در این زمینه نیز به موفقیت های بسیاری را کسب نموده اند. 

در این پایان نامه نیز در همین راستا و در جهت کاهش توان مصرفی مدارهای مجتمع، ابتدا به بررسی عوامل مختلف جهت کاهش توان مصرفی پرداخته و در ادامه چندین روش مختلف مداری ارائه شده در مدارهای دومینو (Domino) بررسی شده و سپس دو روش مداری جهت کاهش توان مصرفی پیشنهاد می گردد، که این روش ها برروی گیت های NAND و NOR پیاده سازی و توسط نرم افزار Hspice شبیه سازی شده و با مدارهای مشابه طراحی شده از روش های دیگر مقایسه گردیده است، که این شبیه سازی ها، حاکی از کاهش قابل توجه توان مصرفی نسبت به روش های دیگر است. 

در ادامه، یک روش جدید جهت طراحی گیت NOR با 32 ورودی ارائه شده و توسط نرم افزار Hspice شبیه سازی شده است، که این مدار نیز در چندین حالت مختلف، دارای توان مصرفی کمتر و سرعت عملکرد بالاتر نسبت به مدارهای ارائه شده دیگر می باشد. 

مقدمه 

مدارهای مجتمع دیجیتال همواره به علت سادگی در طراحی، قابلیت پیاده سازی از یک تکنولوژی قدیمی تر به تکنولوژی جدیدتر، کم نویز بودن و کم مصرف کردن توان نسبت به مدارهای آنالوگ، بیشتر مورد توجه طراحان مدارهای مجتمع، قرار گرفته اند. 

در دهه 80 میلادی بیشترین توجه طراحان بر روی مسئله سرعت و مساحت اشغال شده توسط سطح تراشه، متمرکز بود. 

اما با پیشرفت تکنولوژی و افزایش تعداد ترانزیستورها در داخل یک تراشه، توان مصرفی توسط ترانزیستورها و در مجموع، توان مصرفی توسط مدارهای مجتمع اهمیت خود را نشان داد و طراحان را وادار نمود تا راهکارهائی جهت کاهش توان مصرفی ارائه دهند. 

در این راستا مسائلی از قبیل مخابرات سیار و وسائل الکترونیک قابل حمل، نیز باعث گردیدند تا ضرورت کاهش توان مصرفی بیشتر مورد توجه طراحان و مهندسان قرار گیرد. 

فصل اول 

کلیات 

1-1- اهمیت سرعت و توان مصرفی و سطح اشغال شده در مدارها 

پس از به وجود آمدن مدارهای دیجیتال، همواره سه مسئله مهم مدنظر طراحان قرار داشته است، که این سه مسئله مهم عبارتند از: 

1- سرعت پاسخگوی مدار به ورودی 

2- مساحت اشغال شده روی سطح تراشه 

3- توان مصرفی توسط تراشه 

براساس نتایج به دست آمده، توان مصرفی تراشه ها در هر 3 سال به 3 سال، 4 برابر شده است و توان مصرفی در بعضی از تراشه ها به 100 وات رسیده است. 

به دلیل پیشرفت های انجام شده در فن آوری ساخت مدارهای مجتمع و کوچک شدن ابعاد ترانزیستورها، مساله فضای اشغال شده توسط مدارهای مجتمع تا حدودی کمرنگ و از اهمیت آن کم شده است و مهمترین مسائلی که باقی می مانند، مسئله سرعت و توان مصرفی است که با توجه به کاربرد مدار، هریک از این ویژگی ها می تواند در اولویت طراحی و مدنظر مهندسان طراح قرار گیرد. 

2-1- مدارهای دیجیتال و دسته بندی آنها 

مدارهای دیجیتال که از ترانزیستورهای MOSFET ساخته می شوند، به دو مقوله وسیع زیر تقسیم می شوند: 

1- مدارهای ایستا (استاتیک) 

2- مدارهای پویا (دینامیک) 

به اختصار می توان بیان نمود که تمامی گره های یک دروازه ایستا مسیری مقاومتی از طریق ترانزیستورها به VDD یا زمین دارند. 

اما در مدارهای پویا ولتاژ یک یا چند گره به بار ذخیره شده بر روی یک خازن بستگی دارد. دیگر تمایز این دو مدار، نیاز مدارهای پویا برای درست کار کردن به سیگنال های ساعت متناوب همگاه با سیگنال های داده است.

از مدارهای ایستا می توان به دروازه های CMOS و شبه NMOS اشاره نمود. طراحی گیت های منطقی به روش CMOS بسیار سرراست است، به این صورت که دو ترانزیستور NMOS سری عمل AND منطقی و دو ترانزیستور NMOS موازی عمل OR منطقی را انجام می دهند. 

به نحوی مشابه دو ترانزیستور PMOS موازی عمل AND و دو ترانزیستور PMOS سری عمل OR را انجام می دهند. مدارهای حاصل دروازه های NOR دو ورودی و NAND دو ورودی را که در شکل (1-1) نشان داده شده است، تشکیل می دهند. 

در روش شبه NMOS، یک ترانزیستور PMOS در مسیر VDD به مدار قرار می گیرد. شکل (2-1) یک گیت NAND دو ورودی شبه NMOS را نشان می دهد. 

گیت های استاندارد CMOS نسبت به گیت های مشابه شبه NMOS، توان کمتری را مصرف می کنند؛ اما به علت تعداد زیاد ترانزیستورهای PMOS مورد نیاز و بزرگی ابعاد ترانزیستورهای NMOS برای دستیابی به تاخیرهای صعود، نزول یکسان، مساحت بیشتری اشغال می کنند. 

در مدار معکوس کننده استاندارد CMOS معمولا ابعاد ترانزیستور PMOS دو برابر ابعاد ترانزیستور NMOS در نظر گرفته می شود زیرا مقاومت ترانزیستور PMOS در حالت روشن بودن تقریبا دو برابر مقاومت ترانزیستور NMOS در حالت روشن است، اما در گیت های طراحی شده با روش شبه NMOS، برای داشتن خروجی مطلوب؛ ابعاد ترانزیستورها به صورت تناسبی انتخاب می شوند و معمولا ابعاد ترانزیستورهای NMOS، چند برابر ابعاد ترانزیستور PMOS در نظر گرفته می شوند. که متاسفانه این نسبت زمان های صعود و نزول نابرابری را ایجاد می کند.